綠色低碳背景下集成電路設(shè)計(jì)的功耗優(yōu)化技術(shù)與實(shí)踐
來(lái)源：捷配
時(shí)間: 2025/12/11 10:03:57
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一、綠色低碳對(duì)集成電路設(shè)計(jì)的新要求?
在全球 “雙碳” 目標(biāo)的推動(dòng)下，綠色低碳已成為集成電路產(chǎn)業(yè)發(fā)展的核心導(dǎo)向，對(duì)集成電路設(shè)計(jì)提出了新的要求：一是降低芯片全生命周期能耗，包括設(shè)計(jì)、制造、封裝、使用和回收等各個(gè)環(huán)節(jié)；二是提升芯片能效比，在保證性能的前提下，最大限度降低單位算力的功耗；三是減少設(shè)計(jì)過(guò)程中的資源消耗，優(yōu)化 EDA 工具的算力需求和能耗，降低設(shè)計(jì)階段的碳足跡。據(jù)統(tǒng)計(jì)，2023 年全球數(shù)據(jù)中心因芯片運(yùn)行產(chǎn)生的碳排放達(dá) 1.2 億噸，占全球總碳排放的 0.3%，隨著人工智能、大數(shù)據(jù)等算力密集型應(yīng)用的普及，芯片能耗問(wèn)題將愈發(fā)突出，功耗優(yōu)化已成為集成電路設(shè)計(jì)的核心競(jìng)爭(zhēng)力。
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二、集成電路設(shè)計(jì)中的核心功耗優(yōu)化技術(shù)?
集成電路設(shè)計(jì)的功耗主要包括動(dòng)態(tài)功耗、靜態(tài)功耗和短路功耗，其中動(dòng)態(tài)功耗占比最高（約 70%-80%），靜態(tài)功耗隨先進(jìn)制程演進(jìn)占比逐步提升。針對(duì)不同類型的功耗，行業(yè)已形成一系列成熟的優(yōu)化技術(shù)。在動(dòng)態(tài)功耗優(yōu)化方面，主要采用電壓頻率調(diào)節(jié)（DVFS）、時(shí)鐘門控（Clock Gating）、總線編碼優(yōu)化等技術(shù)。DVFS 技術(shù)根據(jù)芯片工作負(fù)載動(dòng)態(tài)調(diào)整電壓和頻率，可降低動(dòng)態(tài)功耗 30%-50%；時(shí)鐘門控技術(shù)通過(guò)關(guān)閉閑置模塊的時(shí)鐘信號(hào)，減少無(wú)效開關(guān)活動(dòng)，動(dòng)態(tài)功耗可降低 20%-30%；總線編碼優(yōu)化通過(guò)減少總線信號(hào)的翻轉(zhuǎn)次數(shù)，降低互連功耗 15%-25%。在靜態(tài)功耗優(yōu)化方面，采用多閾值電壓（Multi-Vt）設(shè)計(jì)、電源門控（Power Gating）、反向偏置等技術(shù)。Multi-Vt 技術(shù)通過(guò)在不同模塊采用高、中、低閾值電壓晶體管，在性能和功耗之間實(shí)現(xiàn)平衡，靜態(tài)功耗可降低 40%-50%；Power Gating 技術(shù)在模塊閑置時(shí)切斷電源，靜態(tài)功耗幾乎為零；反向偏置技術(shù)通過(guò)對(duì)晶體管施加反向電壓，降低漏電流，靜態(tài)功耗可降低 30%-40%。在系統(tǒng)級(jí)功耗優(yōu)化方面，采用異構(gòu)計(jì)算架構(gòu)、任務(wù)調(diào)度優(yōu)化、低功耗算法等技術(shù)，從系統(tǒng)層面實(shí)現(xiàn)功耗與性能的最優(yōu)匹配。?
三、典型應(yīng)用場(chǎng)景的功耗優(yōu)化實(shí)踐?
不同應(yīng)用場(chǎng)景對(duì)功耗優(yōu)化的側(cè)重點(diǎn)不同，以下為三個(gè)典型場(chǎng)景的實(shí)踐案例。在智能手機(jī)領(lǐng)域，高通驍龍 8 Gen3 芯片采用 4nm FinFET 工藝，通過(guò)異構(gòu)計(jì)算架構(gòu)（1 顆超大核 + 3 顆大核 + 4 顆小核）和 DVFS 技術(shù)，在跑分場(chǎng)景下實(shí)現(xiàn)高性能輸出，在日常使用場(chǎng)景下自動(dòng)切換至低功耗模式，綜合功耗較上一代降低 15%，續(xù)航時(shí)間提升 20%。在數(shù)據(jù)中心領(lǐng)域，英特爾至強(qiáng)第四代可擴(kuò)展處理器采用 Intel 7 工藝，集成了電源管理單元（PMU）和能耗監(jiān)控模塊，支持動(dòng)態(tài)功耗封頂技術(shù)，可根據(jù)數(shù)據(jù)中心能耗預(yù)算調(diào)整芯片功耗，同時(shí)通過(guò)優(yōu)化緩存架構(gòu)和互連設(shè)計(jì)，能效比提升 30% 以上，數(shù)據(jù)中心 PUE（電源使用效率）降低 5%-10%。在物聯(lián)網(wǎng)領(lǐng)域，Nordic nRF5340 芯片采用 5nm 工藝，集成了 Power Gating 和低功耗藍(lán)牙模塊，在待機(jī)模式下功耗僅為 0.2μA，在通信模式下功耗為 3mA，支持物聯(lián)網(wǎng)終端續(xù)航時(shí)間達(dá)到 5 年以上，大幅降低了終端設(shè)備的充電頻率和碳排放。
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