做 PCB 設(shè)計時,是不是經(jīng)常遇到這樣的情況:明明單獨測試每個信號都正常,一整合到一塊板子上,就出現(xiàn)信號失真、誤碼率飆升的問題?這大概率是走線串?dāng)_在搞鬼!串?dāng)_是指相鄰走線之間的電磁耦合現(xiàn)象,會嚴重影響信號完整性,尤其是高速 PCB。分享 4 個徹底解決串?dāng)_問題的走線技巧,讓你的 PCB 告別干擾。
首先,拉開走線間距,減少耦合面積。串?dāng)_的強度和走線間距成反比,和耦合長度成正比。根據(jù)捷配 PCB 串?dāng)_計算公式,當(dāng)走線間距大于 3 倍線寬時,串?dāng)_強度會降低 70% 以上;當(dāng)間距大于 5 倍線寬時,串?dāng)_基本可以忽略不計。因此,在布局布線時,高速信號走線要盡量遠離其他信號,尤其是敏感的模擬信號和時鐘信號。比如 DDR4 的地址線和數(shù)據(jù)線,間距要至少保持在 8mil 以上,耦合長度控制在走線總長的 1/3 以內(nèi),這樣能有效降低串?dāng)_風(fēng)險。
其次,利用地線隔離,切斷耦合路徑。如果 PCB 空間有限,無法拉開走線間距,就可以采用 “地線隔離” 的方法。在兩條易受干擾的走線之間,布一條完整的地線,并將地線兩端接地,這樣地線就能起到屏蔽作用,切斷相鄰走線的電磁耦合路徑。捷配 PCB 設(shè)計規(guī)范推薦,對于高頻信號走線,采用 “地線隔離帶” 的方式,隔離帶的寬度不小于 2 倍線寬,且要保證隔離帶的連續(xù)性,避免斷開。比如在射頻信號走線和數(shù)字信號走線之間加地線隔離,能顯著降低串?dāng)_。
第三,控制走線長度,避免諧振效應(yīng)。走線長度和信號波長的比例,是影響串?dāng)_的關(guān)鍵因素。當(dāng)走線長度接近信號波長的 1/4 時,會產(chǎn)生諧振效應(yīng),串?dāng)_強度會急劇增加。因此,高速信號走線要盡量縮短長度,避免長距離布線。比如 1GHz 的信號,波長約為 30cm,其 1/4 波長就是 7.5cm,因此這類信號的走線長度要控制在 7.5cm 以內(nèi)。如果必須長距離布線,要采用阻抗匹配的方式,在走線兩端加終端電阻,抑制信號反射和串?dāng)_。捷配 PCB 智造的高速 PCB 設(shè)計服務(wù),會通過仿真軟件提前模擬走線長度對串?dāng)_的影響,優(yōu)化走線方案。
第四,分層布線,利用內(nèi)層屏蔽。多層 PCB 相比單層 PCB,解決串?dāng)_的優(yōu)勢更明顯。可以將高速信號走線布在表層,內(nèi)層布置地線或電源層,利用內(nèi)層銅皮的屏蔽作用,減少信號向外輻射,同時也能阻擋外部信號的干擾。比如將時鐘信號走表層,下方對應(yīng)內(nèi)層的地線層,這樣地線層就能吸收時鐘信號的電磁輻射,降低對其他走線的串?dāng)_。捷配 PCB 智造的多層板工藝,支持 2-32 層 PCB 定制,內(nèi)層銅厚和走線精度均可按需調(diào)整,滿足高速 PCB 的屏蔽需求。