信號完整性（SI）是高速數(shù)字設計的核心議題，它關注信號在 PCB 傳輸過程中保持質(zhì)量的能力。在 GHz 級別的高速系統(tǒng)中，信號不再是簡單的電壓變化，而是以電磁波形式在傳輸線中傳播的能量載體。當信號傳輸路徑的阻抗發(fā)生突變時，部分能量會被反射回源端，這種反射現(xiàn)象是導致信號失真的主要原因之一。理論上，當傳輸線特性阻抗（Z?）與負載阻抗完全匹配時，反射系數(shù)為零，信號能量可完全傳輸。例如 50Ω 傳輸線連接 50Ω 負載時幾乎無反射，而連接 100Ω 負載時反射系數(shù)達 0.33，約 11% 的能量會被反射造成信號振鈴。

電子系統(tǒng)中信號完整性問題主要表現(xiàn)為反射、串擾、抖動和電源噪聲四大類。反射產(chǎn)生的過沖和下沖可能超過芯片耐壓值導致硬件損壞；鄰近信號線間的電磁耦合產(chǎn)生串擾，在高速總線中可能引發(fā)數(shù)據(jù)錯誤；時鐘信號的抖動會縮小建立 / 保持時間窗口，降低系統(tǒng)時序裕量；而電源分配網(wǎng)絡的阻抗會導致電壓波動，直接干擾信號質(zhì)量。在服務器、交換機等核心設備中，這些問題可能導致系統(tǒng)崩潰、數(shù)據(jù)丟失甚至硬件永久損壞，因此信號完整性設計直接關系到產(chǎn)品的可靠性和市場競爭力。

阻抗標準的選擇是信號完整性設計的基礎。50Ω 作為單端信號的 "黃金標準"，源于早期雷達系統(tǒng)對功率容量和衰減的平衡需求 ——30Ω 時衰減最小，77Ω 時功率容量最大，50Ω 是兩者的折中方案并被美軍標確立為標準。這一標準在 PCB 設計中具有良好的工藝兼容性，對于 FR-4 材質(zhì)（介電常數(shù) 4.4）和 1oz 銅箔，50Ω 微帶線的線寬約 5mil，介質(zhì)厚度 4mil，完全在常規(guī) PCB 制造能力范圍內(nèi)。

差分信號采用 100Ω 或 90Ω 阻抗標準有其特殊邏輯。理想情況下，單端阻抗 50Ω 的差分對理論差分阻抗為 100Ω，這一標準被 USB、LVDS 等接口采用。而 PCIe 2.0/3.0 采用 90Ω 則是考慮實際布線中的耦合效應 —— 緊密排列的差分線會因互感降低有效阻抗，90Ω 是工藝可行性與電氣性能的折中選擇。理解這些阻抗標準的物理意義，而非機械套用數(shù)值，是信號完整性設計的第一步。

信號完整性問題的產(chǎn)生往往源于設計階段對高速效應的忽視。當信號邊沿時間小于傳輸線延時的 20% 時，必須將其視為高速信號進行傳輸線設計。例如 1ns 邊沿時間的信號在 FR-4 介質(zhì)中傳輸超過 6 英寸時，就會出現(xiàn)明顯的反射現(xiàn)象。因此，工程設計中需要根據(jù)信號速率和邊沿時間，提前規(guī)劃傳輸線特性，從源頭避免信號完整性問題。