提問：可穿戴設(shè)備的續(xù)航一直是用戶關(guān)注的焦點(diǎn)，比如智能手表的續(xù)航從 1 天提升到 7 天，PCB 在其中起到了什么作用？低功耗設(shè)備的 PCB 設(shè)計(jì)為什么更考驗(yàn)技術(shù)？捷配在低功耗 PCB 設(shè)計(jì)方面有哪些經(jīng)驗(yàn)？

    回答：可穿戴設(shè)備的續(xù)航能力，與 PCB 的功耗優(yōu)化密切相關(guān)。PCB 作為電子元器件的載體，其線路布局、布線方式、材料選擇等都會(huì)影響設(shè)備的整體功耗。低功耗設(shè)備的 PCB 設(shè)計(jì)，需要從 “降低線路損耗、優(yōu)化元器件布局、減少電磁干擾” 三個(gè)方面入手，這也是其設(shè)計(jì)難度更高的原因。

 

 

    首先，降低線路損耗。PCB 的線路存在電阻和電容，電流通過時(shí)會(huì)產(chǎn)生損耗，即線損。低功耗 PCB 需要采用更細(xì)的線路和更薄的銅箔，減少線路的電阻和電容，從而降低線損。比如捷配為低功耗手環(huán)客戶提供的 PCB，采用 0.05mm 的線路寬度和 1oz 的銅箔厚度，相比傳統(tǒng) PCB，線損降低了 40% 以上。同時(shí)，低功耗 PCB 還需要采用高導(dǎo)電率的銅箔，提高線路的導(dǎo)電性能，減少損耗。

 

其次，優(yōu)化元器件布局。元器件的布局會(huì)影響設(shè)備的電磁干擾和功耗，低功耗 PCB 需要將高功耗元器件（如處理器、無線模塊）與低功耗元器件（如傳感器、電池管理芯片）分開布局，減少電磁干擾對(duì)低功耗元器件的影響。同時(shí)，還需要縮短高功耗元器件與電池的距離，減少電流傳輸?shù)膿p耗。比如智能手表的 PCB，通常將處理器和電池管理芯片布局在電池附近，縮短電流傳輸路徑，降低損耗。

 

最后，減少電磁干擾。電磁干擾會(huì)導(dǎo)致元器件的功耗增加，低功耗 PCB 需要采用接地設(shè)計(jì)、屏蔽設(shè)計(jì)等方式，減少電磁干擾。比如采用多層板設(shè)計(jì)，增加接地層，提高屏蔽效果；對(duì)無線模塊進(jìn)行屏蔽處理，減少其對(duì)其他元器件的干擾。

 

    低功耗設(shè)備的 PCB 設(shè)計(jì)更考驗(yàn)技術(shù)，主要原因有兩個(gè)：一是設(shè)計(jì)精度要求更高，低功耗 PCB 的線路寬度、間距和銅箔厚度都需要更精確的控制，稍有偏差就會(huì)導(dǎo)致線損增加；二是系統(tǒng)整合要求更高，低功耗 PCB 的設(shè)計(jì)需要與元器件的選型、軟件的優(yōu)化相配合，是一個(gè)系統(tǒng)工程。比如某智能手環(huán)的續(xù)航從 1 天提升到 7 天，不僅需要 PCB 的功耗優(yōu)化，還需要采用低功耗處理器、優(yōu)化軟件算法等。